如题，时序约束在高速通信的场景下非常重要，今天在做12G SDI通讯代码的过程中， 把12G模块内部中的处理模块，拉到模块外部，发现显示屏接收不到FPGA发出来的图像，但是放回原先位置又可以工作，反复移植了三遍，问题依旧，排除逻辑错误引起的问题。 最后抱着实施看的心态尝试调整时序约束部分。发现问题解决了。
以后时序约束这块工作必须得做了，可以减少问题发生的几率。至少要对几个重要的时钟进行约束
SYSTHESIS->Open Synthesized Design ->Constraints Wizard