EBAZ4205 第二十三个工程基于PL的 VIO在线调试功能测试

VIO即虚拟输入输出单元，可以实时地监控和驱动FPGA内部的逻辑信号，本文将演示具体的调试过程。

很多时候我们需要在调程序的时候输入具体的数值，以找到最佳的参数，以往我们只能通过串口或者按键的方式将数据传输给系统，但是这就对硬件有一定的要求（必须有对应的硬件接口），而且用这种方式我们就需要额外编写对应串口的FPGA代码。这里xilinx给了我们另一种思路，即VIO虚拟输入输出核，通过VIO，我们只需要在VIVADO 上通过JTAG数据线就可以完成上述的要求。

与ILA有不同，VIO的数据是实时的（可以显示当前的数值）而ILA只能抓取一个时间段的波形，并且VIO可以支持参数的输入，

本文在 vivado2018.3版本上演示，其他版本请自行研究

以下是具体的实现过程

VIO模块的添加

本文用一个计数器的简单工程来演示下 VIO功能模块的使用。

创建工程：（本文仅对VIO的部分进行介绍，对工程创建过程不熟悉的可以看工程一）http://www.hellofpga.com/index.php/2022/10/04/01/

这里用一个很简单的程序进行演示

`timescale 1ns / 1ps
module VIO_TEST(
     input CLK,
     output LED0,
     output LED1
 );


 wire [1:0]LED_STATE;//时钟计数器
 
 assign LED0=LED_STATE[0];
 assign LED1=LED_STATE[1];
 
endmodule

非常简单，LED0,LED1的状态分别对应LED_STATE[0],LED_STATE[1]

我们接下来用VIO来输入LED_STATE的值。相当于用VIO来控制LED灯的亮与灭

调用VIO模块

在vivado软件中，打开IP核目录（IP Catalog），搜索VIO，如下图所示

这里 input选择2个探针，来显示2个LED的状态

output选择1个探针，来给系统输入LED_STATE的值

2个输入都设置成1位

输出的数据选择2位位宽，默认值设置成0

之后选择ok生成VIO资源

在我们之前写的代码里加入VIO模块的例化代码（例化就是生成一个实体）

 vio_0 u_vio (
  .clk(CLK),                // input wire clk
  .probe_in0(LED0),    // input wire [0 : 0] probe_in0
  .probe_in1(LED1),    // input wire [0 : 0] probe_in1

  .probe_out0(LED_STATE)  // output wire [2 : 0] probe_out0
);

完整代码如下：

`timescale 1ns / 1ps
module VIO_TEST(
     input CLK,
     output LED0,
     output LED1
 );


 wire [1:0]LED_STATE;//时钟计数器
 
 assign LED0=LED_STATE[0];
 assign LED1=LED_STATE[1];
 
 
 vio_0 u_vio (
  .clk(CLK),                // input wire clk
  .probe_in0(LED0),    // input wire [0 : 0] probe_in0
  .probe_in1(LED1),    // input wire [0 : 0] probe_in1
  .probe_out0(LED_STATE)  // output wire [2 : 0] probe_out0
);

endmodule

增加约束文件

set_property IOSTANDARD LVCMOS33 [get_ports LED0]
set_property IOSTANDARD LVCMOS33 [get_ports LED1]
set_property IOSTANDARD LVCMOS33 [get_ports CLK]
set_property PACKAGE_PIN H18 [get_ports LED0]
set_property PACKAGE_PIN K17 [get_ports LED1]
set_property PACKAGE_PIN N18 [get_ports CLK]

之后点选run 和 generate bitstream进行综合布线，和生成二进制文件