程序员的第一个程序都是helloword，在FPGA领域，点亮一个LED灯的意义相当于helloword，你可以在过程中了解项目从创建到运行的完整流程，下面我用图文来详细介绍每一步的操作。

此章节内容适用于Smart ZYNQ SP SP2和 SL 版的板子 ( 不包含Smart ZYNQ 标准版 )，如是标准版或本站其他板子请看对应板子目录
本文在 vivado2018.3版本上演示

一、新建Vivado工程

1) 新建一个VIVADO 工程，打开软件选中Create Project, 如下图所示

2）点击NEXT ，在出现的第二个对话框“Project name”中输入工程名；在“Project location”中选择保存路径；勾选“Create project subdirectory”，最后点击“Next” 备注，所有的路径均不能出现中文名称

3)点击 RTL PROJECT 选项，点击NEXT

4）第四步Add Sources 选项直接留空，NEXT

5）第五步Add Constraints 选项直接留空，NEXT

6）选择芯片型号板子的芯片型号为 XC7Z020 封装是CLG484 所以型号我们选择 xc7z020clg484-1

7）确认所选信息点击“Finish”，完成vivado的工程创建

二、添加VERILOG 文件

1）在主界面点击左侧 Add Sources ,点击复选框的Add or create design sources 选项并点击NEXT

2）在出现的Add Sources 中选择创建新文件 Create FILE 如下图所示，并在弹出的窗口中选择类别为Verilog ，在FILE name中填写文件的名称，这里用LED 代替，点击OK 并点击FINISH

3）在跳出的窗口中可以填写模块的输入输出信号，由于这部分工作在代码中可以完成，所以这里直接点OK 完成VERILOG 文件的创建

三、编写VERILOG的代码

1）双击打开刚才创建的LED.V文件并在里面写入LED的代码

`timescale 1ns / 1ps
module LED(
     input clk,
     output led
 );
 parameter T1MS = 26'd50_000_000 ; //50M晶振时钟
 reg [25:0]time_count=26'd0;//时钟计数器
 reg led_r=1'b0;
 always@(posedge clk)
     if(time_count>=T1MS)begin
         time_count<=26'd0;
         led_r<=~led_r;
     end
     else time_count<=time_count+1'b1;
 assign led=led_r;    
 endmodule

2）编写好代码后对代码进行编译，按下绿色箭头